什么是顺序逻辑(Sequential Logic)？
数字电路理论中的时序逻辑（SL）是电路的一组规则和实现，这些规则和实现依赖于逻辑状态和转换的当前和过去事件来确定当前的逻辑状态。了解组合逻辑（CL），以及依赖于实际逻辑电平的电路的规则集和实现，揭示时序逻辑中的关键点。...
数字电路理论中的时序逻辑（SL）是电路的一组规则和实现，这些规则和实现依赖于逻辑状态和转换的当前和过去事件来确定当前的逻辑状态。了解组合逻辑（CL），以及依赖于实际逻辑电平的电路的规则集和实现，揭示时序逻辑中的关键点。二进制计算的逻辑电平通常指高或低。在正逻辑中，1为高，0为低。逻辑电路由可能有一个或多个输入，通常只有一个输出的门组成。
手放在臀部的人
一个简单的CL门被称为缓冲器和反相器或非栅极。缓冲器输出总是与输入相同，但反相器输出始终不是输入。CL中使用的其他门包括AND门、NAND门和NOR门。只有当两个输入都是1时，AND门才输出a 1。NAND门和NOR门分别是AND门和OR门，每个门的输出都有反相器。
时序逻辑使用锁存器，根据先前的输出电平和当前的输入电平锁定输出电平。锁存器通常使用两个伙伴门，即两个NAND或NOR门。这些锁存器或触发器的门通过反馈给输入的门输出锁定为两种状态之一伙伴门。通过改变门的自由输入电平，实现逻辑电平的反转。时序逻辑分析既要观察初始输出电平，也要根据输入电平的变化来观察输出电平的变化。
，每个二进制位锁存器的时钟输入中都有边缘检测电路。计数器通常使用正边缘检测来进行正常计数例如，8位计数器使用8位锁存器。
顺序逻辑使用级联的位锁存器来产生异步（异步）数字计数器。当来自低有效位（LSB）锁存器的一个位用于对高有效位（MSB）进行时钟时，它被称为异步计数器。在异步中，在稍有不同的时间互相锁存时钟，而同步（同步）逻辑同时对所有锁存时钟进行计时。异步计数器的最大总纹波延迟等于一个锁存纹波延迟乘以计数器中的位数。在同步逻辑中，数字计数器中的位锁存同时计时，因此对于计数器中任何数量的位，总纹波延迟等于一个锁存纹波延迟。
手放在臀部的人一个简单的CL门被称为缓冲器和反相器或非栅极。缓冲器输出总是与输入相同，但反相器输出始终不是输入。CL中使用的其他门包括AND门、NAND门和NOR门。只有当两个输入都是1时，AND门才输出a 1。NAND门和NOR门分别是AND门和OR门，每个门的输出都有反相器。
时序逻辑使用锁存器，根据先前的输出电平和当前的输入电平锁定输出电平。锁存器通常使用两个伙伴门，即两个NAND或NOR门。这些锁存器或触发器的门通过反馈给输入的门输出锁定为两种状态之一伙伴门。通过改变门的自由输入电平，实现逻辑电平的反转。时序逻辑分析既要观察初始输出电平，也要根据输入电平的变化来观察输出电平的变化。
，每个二进制位锁存器的时钟输入中都有边缘检测电路。计数器通常使用正边缘检测来进行正常计数例如，8位计数器使用8位锁存器。
顺序逻辑使用级联的位锁存器来产生异步（异步）数字计数器。当来自低有效位（LSB）锁存器的一个位用于对高有效位（MSB）进行时钟时，它被称为异步计数器。在异步中，在稍有不同的时间互相锁存时钟，而同步（同步）逻辑同时对所有锁存时钟进行计时。异步计数器的最大总纹波延迟等于一个锁存纹波延迟乘以计数器中的位数。在同步逻辑中，数字计数器中的位锁存同时计时，因此对于计数器中任何数量的位，总纹波延迟等于一个锁存纹波延迟。
- 发表于 2020-07-10 13:39
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